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// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  hipciec_top_reg_reg_offset.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2017/10/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V4.2 
// History       :  xxx 2018/03/16 18:03:15 Create file
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#ifndef __HIPCIEC_TOP_REG_REG_OFFSET_H__
#define __HIPCIEC_TOP_REG_REG_OFFSET_H__

/* HIPCIEC_TOP_REG Base address of Module's Register */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE                       (0x20000)

/******************************************************************************/
/*                      HiPCIECTRL40V200 HIPCIEC_TOP_REG Registers' Definitions                            */
/******************************************************************************/

#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_INT_SET_REG         (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x0)  /* PCIE interrupt set */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_INT_MSK_REG         (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x4)  /* PCIE interrupt mask */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_INT_RO_REG          (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x8)  /* PCIE interrupt status */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_INT_STATUS_REG      (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0xC)  /* PCIE interrupt ind */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_APB_WR_LAST_ADD_REG      (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x10) /* APB WRITE LAST ADDR */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_APB_WR_TIMES_REG         (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x14) /* APB WRITE NUMBERS */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_APB_TIMER_CTRL_REG       (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x18) /* apb timeout timer control */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_APB_TIMEOUT_INFO_REG     (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x1C) /* apb timeout status */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_IEP_DMA_AXI_USER_REG     (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x2C) /* IEP DMA axi user */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_IEP_SDI0_AXI_USER_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x30) /* IEP SDI0 axi user */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_IEP_SDI1_AXI_USER_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x34) /* IEP SDI1 axi user */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_APB_TIME_OUT_NUM_REG     (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x38) /* apb timeout number */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_AP_REGIF_DFX_REG         (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x3C) /* ap regif fifo dfx */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_AP_REGIF_DFX1_REG        (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x40) /* ap regif fifo dfx1 */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_AP_SFT_RST_REG           (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x44) /* axi soft reset */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_AP_PORT_EN_REG           (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x48) /* port exist */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SPI1_INT_SET_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x4C) /* PCIE business interrupt set */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SPI1_INT_MSK_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x50) /* PCIE business interrupt mask */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SPI1_INT_RO_REG     (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x54) /* PCIE business interrupt status */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SPI1_INT_STATUS_REG (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x58) /* PCIE business interrupt ind */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_INT_SPI0_EN_REG     (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x5C) /* PCIE interrupt routing path selection */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_DMA_MSI_DFX0_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x60) /* IEP DMA MSI dfx0 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_DMA_MSI_DFX1_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x64) /* IEP DMA MSI dfx1 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_DMA_MSI_DFX2_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x68) /* IEP DMA MSI dfx2 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_DMA_MSI_DFX3_REG    (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x6C) /* IEP DMA MSI dfx3 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SDI0_MSI_DFX0_REG   (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x70) /* IEP SDI0 MSI dfx0 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SDI0_MSI_DFX1_REG   (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x74) /* IEP SDI0 MSI dfx1 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SDI0_MSI_DFX2_REG   (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x78) /* IEP SDI0 MSI dfx2 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_SDI0_MSI_DFX3_REG   (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x7C) /* IEP SDI0 MSI dfx3 info */
#define HiPCIECTRL40V200_HIPCIEC_TOP_REG_PCIE_DMA_INT_MAPPING_REG (HiPCIECTRL40V200_HIPCIEC_TOP_REG_BASE + 0x80) /* PCIE DMA Intr mapping */

#endif // __HIPCIEC_TOP_REG_REG_OFFSET_H__
